Tugas Bh.Indonesia 1

kata baku dan tidak baku

1 Aktif= aktip

2 Alquran= alQur’an

3 Atlet= atlit

4 Amfibi= amphibi

5 Analisis= analisa

6 Asas =azas

7 Atmosfer =atmosphere

8 Azan= adzan

9 Bus= bis

10 Cenderamata= cinderamata

11 Caba= cabe

12 Daftar =daptar

13 Detail= detil

14 Doa =do’a

15 Kongkret =kongkrit

16 System= sistim

17 Telepon = telpon

18 Efektif= epektif

19 Ektrem= extrim

20 pertanggungjawaban =pertanggung jawaban

21 utang hutang

22 hakikat=hakekat

23 kaidah = kaedah

24 selalu = slalu

25 faksimile= faksimili, faksimil

26 Februari=Pebruari, february

27 foto= photo

28 fotokopi =foto copy, photo copy, photo kopi

29 hakikat= hakekat

30 Hipotesis= hipotesa

31 ijazah= ijasah, izajah

32 anggota= anggauta

33 pihak= fihak

34 disahkan =disyahkan

35 lesung pip= lesung pipit

36 mengubah= merubah

37 mengesampingkan =mengenyampingkan

38 kualitas =kwalitas

39 universitas=university

40 teater= theatre

41 struktur= structure

42 misi =missi

43 nasihat =nasehat

44 objek= obyek

45 objektif= obyektif

46 peduli= perduli

47 telanjur =terlanjur

48 telantar terlantar

49 ubah = rubah

50 mengubah= merubah

51 utang =hutang

52 Surga= syurga, sorga

53 Saraf =syaraf, sarap

54 takwa= taqwa

55 taoge= tauge, toge

56 teknik= tehnik, tekhnik

57 teknologi = tekhnologi, tehnologi

58 teladan= tauladan

59 telur= telor

60 tobat= taubat

61 ustaz= ustadz, ustad

62 ustazah= ustadzah

63 karismatik= kharismatik

64 kategori=katagori

65 khotbah =khutbah

66 komplet= komplit, kumplit

67 kreatif = kreatif

68. paspor = pasport

69. peduli = perduli

70. praktik = praktek

71. provinsi = propinsi

72. putra = putera

73. profesor = proffesor

74. Atap = Atep

75. ramadhan = ramadan

76. risiko = resiko

77. varietas = varitas

78. manajemen = menejemen

79. manajer = menejer

80. masalah = masaalah

81. hafal = hapal

82. hakikat = hakekat

83. hierarki = hirarki

84. hipotesis = hipotesa

85. formal = formil

86. februari = pebruari

87. fiologi = phiologi

88. fisik = phisik

89. foto = photo

90. fondasi = pondasi

91. berpikir = berfikir

92. frekuensi = frekwensi

93. diferensial = differensial

94. dipersilakan = dipersilahkan

95. disahkan = disyahkan

96. depot = depo

97. ekuivalen = ekwivalen

98. cantik sekali = cantik banget

99. lurus=lempeng

100.uang=duit

25 faksimile faksimili, faksimil

26 Februari Pebruari, february

27 foto photo

28 fotokopi foto copy, photo copy, photo kopi

29 hakikat hakekat

30 Hipotesis hipotesa

31 ijazah ijasah, izajah

32 anggota anggauta

33 pihak fihak

34 disahkan disyahkan

35 lesung pipi lesung pipit

36 mengubah merubah

37 mengesampingkan mengenyampingkan

38 kualitas kwalitas

39 universitas university

40 teater theater

struktur structure

42 misi missi

Read More

Multiplexer VHDL template

Multiplexer berfungsi untuk memilih output dari beberapa input berdasarkan input pada kaki selectornya. Multiplexer memiliki rangkaian logika sebagai berikut :



Dalam tulisan kali ini akan dicontohkan kode program vhdl untuk membuat multiplexer dengan 4 input, 2 selector, dan 1 output. Multiplexer diatas memiliki tabel logika :

==========
= s1 = s2 = Y =
==========
= 0 = 0 = a =
= 0 = 1 = b =
= 1 = 0 = c =
= 1 = 1 = d =
===========


Pertama-tama definisikan entitas multiplexer dengan nama "kepletex" :

entity kepletex is -- mendefinisikan entity "kepletex"
port(
a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
y:out bit);
end kepletex;


Lalu definisikan arsitektur "mux_arch" dari entity "kepletex" :

architecture mux_arch of kepletex is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a;
else if (s1='0' and s2='1') then y <= b;
else if (s1='1' and s2='0') then y <= c;
else if (s1='1' and s2='1') then y <= d;
end if;
end process proc;
end mux_arch;


Arsitektur berfungsi untuk menerangkan bagaimana entity "kepletex" bekerja. Namun kode diatas hanyalah berupa template, sehingga tidak bisa dijalankan untuk simulasi maupun di sintesis karena belum didefinisikan bit input pada masing-masing portnya. Untuk itu kita tambahkan entity "sinyal" dan arsitektur "sinyal_arch" yang berfungsi untuk memberikan input pada entity "kepletex".

entity sinyal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end sinyal;

architecture sinyal_arch of sinyal is
begin
pros: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pros;
end sinyal_arch;


Semua kode vhdl diatas digabung menjadi satu menjadi :

library ieee;
use ieee.std_logic_1164.all;

entity kepletex is -- mendefinisikan entity "kepletex"
port(
a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
y:out bit);
end kepletex;

architecture mux_arch of kepletex is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a;
else if (s1='0' and s2='1') then y <= b;
else if (s1='1' and s2='0') then y <= c;
else if (s1='1' and s2='1') then y <= d;
end if;
end process proc;
end mux_arch;

entity sinyal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end sinyal;

architecture sinyal_arch of sinyal is
begin
pros: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pros;
end sinyal_arch;

-- kode dibawah ini merupakan kode yang berfungsi menjalankan --
-- entity yang telah didefinisikan diatas --

library work;
use work.all;

entity eksekusi is
end eksekusi;

architecture eksekusi_arch of eksekusi is
signal in1,in2,in3,in4,select1,select2,output: bit;
begin
w1: entity sinyal port map(in1,in2,in3,in4,select1,select2);
w2: entity kepletex port map(in1,in2,in3,in4,select1,select2,output);
end eksekusi_arch;Multiplexer VHDL template

by : dinda

Read More

LIBRARY VHDL

Dalam bahasa pemrograman vhdl dikenal pula paket library/pustaka yang berfungsi untuk memudahkan prorammer untuk menyelesaikan pekerjaannya karena dalam library tersebut terdapat fungsi-fungsi dan tipe data yang sudah didefinisikan sebelumnya untuk digunakan berulang-ulang. Dalam vhdl terdiri beberapa library, diantaranya ieee, std, work dan lain-lain. Di dalam library tersebut terdapat sub-tree yang disebut sebagai paket, diantaranya :

LIBRARY IEEE :
- math_real
- numeric_bit
- numeric_std
- std_logic_1164
- std_logic_arith
- std_logic_signed
- std_logic_unsigned
- vital_timing

LIBRARY STD :
- standard
- textio

LIBRARY WORK :
semua source code user akan dicompile dan dimasukkan ke dalam library ini

by : dinda

Read More